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TESI/TIROCINI DISPONIBILI (IN COLLABORAZIONE CON SECO S.p.A.)
Sono disponibili i seguenti argomenti di tesi (e/o tirocinio) in collaborazione con SECO S.p.A.:
Oniro and Astarte/Device Manager. How to match with Home Assistant on a SECO design
Rust Linux Driver on Kernel 6.0.0
I.MX8 secure boot
Dual OS on ARM platforms: Jailhouse and partitioning on ARM platforms
Dual OS on X86 platforms: ACRN+Zephyr+Linux an Open Source partitioning approach
ORARIO SECONDA PROVA INTERMEDIA: INIZIO ORE 08:45
La prova intermedia del 10 DICEMBRE 2024 inizierà alle ore 08:45 e terminerà alle ore 11:00 (3 ore accademiche). Si consiglia di recarsi in aula 124 intorno alle ore 08:30.
ORARIO PRIMA PROVA INTERMEDIA: INIZIO ORE 08:45
La prova intermedia del 05 NOVEMBRE 2024 inizierà alle ore 08:45 e terminerà alle ore 11:00 (3 ore accademiche). Si consiglia di recarsi in aula 124 intorno alle ore 08:30.
VARIAZIONE ORARIO 15/16 OTTOBRE 2024
La lezione del 16-10-2024 ore 11/13 è anticipata al martedi ore 14/16 (scambio ore con Controlli Automatici).
ALTRE NOTIZIE
BENVENUTI al sito del corso di ARCHITETTURA DEI CALCOLATORI 2024-2025
INIZIO CORSO
Questo corso inizia (regolarmente, in presenza) il 01-10-2024 alle ore 09:00.
Il corso si svolge in presenza. Per coloro che non possono seguire in presenza, è possibile presentare il programma 2020-21 di cui sono anche disponibili le videolezioni sul sito: SITO ARCHITETTURA DEI CALCOLATORI 2020-21.
RISC-V
Dall'anno accademico 2019-20 si fa riferimento al processore RISC-V anziche' al processore MIPS: RISC-V e' una iniziativa OPEN-SOURCE,
lanciata dall'Universita' di Berkeley e oggi diventata uno standard mondiale ben supportato sia dal mercato che dai libri di testo del Patterson-Hennessy.
Dal Marzo 2024 l'Universita' di Siena fa parte della Fondazione che stabilische lo standard mondiale RISC-V: https://riscv.org/members
"Fino a poco tempo fa i programmatori potevano fare affidamento sul lavoro dei progettisti di architetture e di compilatori e su quello dei produttori di chip per
rendere piu' veloci e piu' efficienti a livello energetico i propri programmi senza il bisogno di apportare alcuna modifica.
Questa epoca e' finita: affinche' un programma possa essere eseguito piu' velocemente deve diventare un programma parallelo.
La tecnologia moderna richiede che i professionisti di ogni settore dell'informatica conoscano sia il software sia l'hardware,
la cui interazione ai vari livelli offre la chiave per capire i principi fondamentali dell'elaborazione.",
D.A. Patterson, J.L. Hennessy (TURING AWARD 2018).
LINUX SU RISC-V IN 5000 LINEE DI VERILOG (02-03-2020)
Sperando che possa essere utile per lo studio della pipeline e' stato realizzato il simulatore
WebRISC-V.
Appendice A del Patterson-Hennessy RISC-V 1^ed.
L'appendice A (che comprende diversi argomenti di progettazione digitale e Verilog) si trova su
questo sito,
insieme a vario altro materiale complementare di tale testo. Questo e' il
link diretto alla parte di Basic Logic Design.
Materiale delle edizioni precedenti di questo insegnamento
Il materiale degli anni precedenti e' sempre disponibile attraverso questa pagina
